随着半导体行业向 10 埃米（Å）节点以下推进，传统晶体管设计正触及根本性的缩放极限。
泛林集团的SEMulator3D® 被用于验证一种自对准互补场效应晶体管（SA-CFET）方案，该方案有望开启芯片性能、能效和设计灵活性的新时代。
随着尺寸持续缩小，传统的环栅（GAA）纳米片晶体管可能面临日益严峻的挑战，例如漏电、迁移率、电阻和制造波动性。
一种被提出的自对准互补场效应晶体管（SA-CFET）架构，通过垂直堆叠 N 型金属氧化物半导体（NMOS）和 P 型金属氧化物半导体（PMOS）器件，并利用自对准模块来提升密度和可制造性，从而应对这些限制。
什么是 CFET？
互补场效应晶体管（CFET）是一种垂直堆叠 NMOS 和 PMOS 器件的晶体管架构。与并排器件布局相比，这种配置可以减小单元面积、增大有效沟道宽度，并改善静电控制。
借助 SEMulator3D®，Semiverse® Solutions 团队利用数字孪生工艺建模表明，该自对准架构可支持静态随机存取存储器（SRAM）和逻辑单元，同时实现 0.0094 μm² 的 SRAM 位单元，相比 N3 技术面积缩小 52.7%，并在关键接触层上具有至少 10 nm 的套刻窗口。
为什么晶体管缩放难以突破 10 Å
许多专家认为，目前最先进的晶体管架构——硅基 GAA 纳米片——在越过 10 Å 节点后，可能开始出现物理和制造方面的问题。这些挑战包括：
随着栅极长度缩短，源漏隧穿和漏电流增加；
随着沟道厚度减小，出现迁移率问题、表面散射和制造问题；
随着晶体管尺寸减小，出现接触电阻和寄生电阻问题；
制造波动性可能在 10 Å 节点以下严重影响良率。
面对这些挑战，仅靠缩小有源区、栅极或金属图形化间距来缩小纳米片器件面积或提升器件密度，正变得越来越困难。
为什么 CFET 对 10 Å 以下缩放至关重要
CFET 架构通过垂直堆叠 PMOS 和 NMOS，实现显著的面积缩减，并通过更大的有效沟道宽度提升性能，同时改善静电控制。1,2,3,4 然而，CFET 架构也面临自身关键集成挑战：金属栅极隔离的复杂性，以及可能导致电气短路或开路的接触拥挤问题。这些问题在更小尺寸下会加剧，需要创新性的可缩放解决方案。
自对准架构如何工作
为应对这些挑战，泛林集团提出了一种 SA-CFET 架构，包含三个关键自对准模块：SA-BPR（埋入式电源轨）、SA-CT（触点）和 SA-TSV（硅通孔）。
这些工艺模块扩大了边缘放置误差窗口，缓解了接触拥挤，从而改善工艺裕度。该架构采用非金属栅极切割设计和中间介质隔离（MDI）来实现功函数分离。5 SA-CFET 保持与 N3 规范的兼容性（42 nm 接触栅极间距，21 nm 金属间距），将套刻敏感的步骤转化为自对准工艺，以实现更好的可制造性。
图 1：SA-CFET 的关键集成环路（工艺序列，包括埋入式电源轨、触点和硅通孔）。
设计实现：SRAM 和逻辑单元
SA-CFET 设计可用于成功构建 6T SRAM 单元和逻辑标准单元（NOT、NAND、NOR），且无需在任何一个鳍片内部进行金属栅极分割，从而简化了工艺流程。完整的互连网络通过数字孪生（工艺）仿真得到验证，展示了复杂的布线能力，同时保持了自对准优势。
图 2：3D 互连网络架构，展示 SRAM 和逻辑单元（NAND、NOR、NOT）以及通过数字孪生仿真验证的复杂布线。
性能结果
SA-CFET 实现了 0.0094 μm² 的 6T SRAM 位单元面积——相比 N3 技术缩小 52.7%，相比最先进的 A7 CFET 设计缩小 19%。工艺稳健性验证表明，所有关键接触层均具有至少 10 nm 的套刻窗口，且无开路/短路故障，证实了稳健的工艺裕度。
图 3：SRAM 位单元面积比较，显示相比 N3 技术缩小 52.7%。
图 4：关键 SA-CFET 接触层的套刻窗口验证，确认了稳健的工艺裕度。
结论
本文描述了一种创新的自对准 CFET 架构，采用了多道自对准工艺。利用该架构，泛林集团通过数字孪生（工艺）建模，为 6T SRAM 器件和逻辑标准单元设计了工艺序列。
泛林集团发现，所提出的架构与当前或传统半导体制造相比，具有相似甚至更宽松的设计规则。同时，它相比现有 N3 器件和最先进的 CFET 架构都实现了面积缩减。
更重要的是，它避免了现有纳米片架构中发现的许多缩放问题，通过更大的有效沟道宽度和改善的静电控制在更小节点上实现增强性能。泛林集团相信，这项工作展示了一种潜在的架构解决方案，可支持 10 Å 及以下晶体管的 CMOS 缩放。