芯东西（公众号：aichip001）
编译 | 崔嫄伟
编辑 | 陈骏达
芯东西10月16日消息，据韩国《朝鲜日报》报道，10月14日，在首尔COEX举行的第28届SEDEX 2026半导体展上，三星电子与SK海力士同日披露了第七代高带宽内存HBM4E，以及各自面向后HBM时代的新存储架构。
HBM是通过垂直堆叠多颗DRAM提升数据带宽的内存技术，目前主要搭载于英伟达GPU等AI加速器。
随着大模型训练与推理对带宽、容量、能效的要求不断抬高，HBM4E作为HBM4的下一代产品，单pin数据传输速率最高达到16Gbps，较HBM4提升约20%。
三星HBM4E版本采用10nm级第六代（1c）DRAM搭配4nm代工工艺制造的base die，最高带宽3.6TB/s，12层堆叠产品容量为48GB、较前代提升30%。三星后续还将推出8层32GB与16层64GB产品，已于5月向客户送样HBM4E 12层样品，并正按客户节奏推进量产。
SK海力士HBM4E版本同样最高16Gbps，能效较HBM4提升20%以上，12层样品已于6月送样主流客户并进入性能验证阶段。
对于面向后HBM时代的新存储架构，三星推出zHBM与LPDDR-PIM存内计算技术；SK海力士则展示HBF（高带宽闪存）和3D堆叠DRAM，两条路径均指向同一目标：用新存储架构缓解AI系统中处理器与内存之间的数据搬运瓶颈。
一、三星把内存堆到处理器上方，zHBM与PIM双线推进
三星此次展出的zHBM，是其在8月FMS 2026上首次公开概念模型的延续。传统HBM以并列方式布置在AI加速器（xPU）旁侧，zHBM则把HBM直接垂直堆叠在处理器上方，通过Hybrid Copper Bonding（混合铜键合）实现高精度互连，把数据需要走的物理距离压缩到更短的水平，从而降低传输时延与功耗。
除zHBM外，三星还展出LPDDR-PIM，让一部分运算直接在内存内部完成，减少数据在内存与计算单元之间来回搬运。
该公司还发布了面向边缘AI设备的3D NAND方案“zNAND-O”。zNAND-O将NAND层直接堆叠为4层或8层，层间通过TSV垂直互连，使数据路径显著缩短。
三星同时在展台上亮出HBM4E所用的4nm base die、2nm GAA晶圆，以及“2.3D Cube-E”、“3D Cube-H”等先进封装技术。其思路是把存储、代工、系统LSI和封装串联成一体，用整合业务对接下一代AI芯片的定制化需求。
二、SK海力士在HBM与SSD之间增设HBF存储层级
SK海力士的新架构落点是HBF（High-Bandwidth Flash）。现有AI服务器的存储层级由HBM、通用DRAM和SSD构成，SK海力士计划在这三层之间再插入HBF。
HBF把HBM级别的高速数据处理能力与NAND闪存的大容量结合，单颗容量约为HBM的10倍，用于缓解大规模AI模型推理时的数据搬运负担。
HBF并非新概念。今年2月，SK海力士已与闪迪在OCP下成立联合工作组启动标准化；8月FMS 2026上双方发布首个开放标准，规格指向512GB容量、3TB/s带宽、支持UCIe互连，并配合375层4D NAND，能效较现有方案提升约2.5倍，谷歌、Tenstorrent等已加入该生态。
展台上，SK海力士还陈列了256GB 3DS RDIMM、128GB MRDIMM等高性能服务器DRAM，以及英伟达CEO黄仁勋签名、用于其下一代Vera Rubin超芯片的HBM晶圆，以显示与客户的绑定深度。
SK海力士社长兼开发负责人Ahn Hyun在14日的主题演讲中给出判断：到2030年，AI基础设施性能将达到2026年的20倍。他强调，需要通过定制化HBM、3D堆叠DRAM以及HBF等新型存储技术，提升整体AI系统的性能和效率，而不只是在传统HBM上做文章。
结语：存储竞赛的边界被重新划定
下一代HBM的竞争，早已不只是DRAM厂商之间堆叠层数的比拼。base die需要按客户AI加速器架构定制，逻辑芯片设计、先进封装、代工工艺被一并卷入战场。
更值得关注的是架构层面的分野：三星选择把内存往处理器上方堆（zHBM），SK海力士选择在存储层级中间插入新一层（HBF）。两条路线的差异在于内存与处理器的物理关系如何重构，这将直接主板布线、封装工艺和散热方案的设计空间。
目前两条路线都还处于概念与开发阶段，商业化时点、良率爬坡和客户是否愿意为新架构重新设计主板，将决定谁的路线最终成立。
来源：韩国《朝鲜日报》